【文件下載】PCI Express® 6.0 介面頻寬倍增對 IP 電性驗證的影響

隨著 CPU、GPU、加速器與交換器的創新快速發展，超大規模資料中心的介面如今需要在運算與記憶體之間，

以及系統連上網路時，提供更高速的資料傳輸。PCI Express（PCIe®）做為這些互連的主幹，

也被用來建構像是 Compute Express Link（CXL™）與 Universal Chiplet Interconnect Express（UCIe™）等協定。

CXL 的資源共享能力，使其在跨機器的記憶體擴充／池化領域愈來愈普及，同時成為處理器之間低延遲、

高頻寬的快取一致性互連方案。CXL 與 NVM Express® 都使用 PCIe 的實體層（PHY），

並沿用 PCIe 的上層架構、軟體堆疊與平台連接性，主因是其簡單且具高度彈性。

最新的晶粒間互連標準 UCIe，也將在協定層沿用 PCIe，以實現可靠的資料傳輸、

鏈路管理與 CXL 快取一致性。因此，PCIe 已成為處理節點間高速資料傳輸的事實標準，

歸功於其高速、低延遲與低功耗的特性。

本白皮書探討業界對 PCI Express 6.0 與後續標準的需求、相容性的重要性，以及如何透過 PHY 驗證達成互通性。

此外也說明針對 PCIe 6.0 收發器的測試方法。Synopsys 的 PCI Express 6.0 IP 與 Tektronix 的測試量測方案正積極應對這項最新的技術轉折點。

資料速率再次倍增

負責 PCIe 介面的 PCI-SIG® 聯盟是一個擁有超過 900 家會員公司的開放產業標準組織，

平均每三年推出一代新的 PCIe 規格。過去十年間，其資料速率固定倍增，同時保持完整的向下相容性（見圖 1）。

PCIe 6.0.1 的需求自然產生，並與整個運算平台的技術需求緊密相關，

包括 SSD、CPU、GPU、加速器等。最新標準引入多階脈衝振幅調變（PAM4）訊號，

以在單一 lane 上達到單向 64 GT/s 的傳輸率，在 x16 連結上則能達到雙向 256 GB/s。
PCI-SIG 在 2022 DevCon 上宣布 PCIe 7.0，資料率再次倍增至 128 GT/s，

同時改善電源效率。PCIe 7.0 也將使用 1b/1b flit 編碼與 PAM4 訊號，在 16 個 lane 上提供雙向 512 GB/s 的帶寬。

除了超大規模資料中心，手持裝置、客戶端設備、伺服器、工作站、車用、嵌入式系統與工業應用等也依賴 PCIe 技術，

並且通常對可靠性與成本極為嚴苛。作為普及的 I/O 技術，PCIe 產品必須滿足整個運算領域的需求。

因此，確保產品符合 PCIe 6.0.1 規範並能與其他 PCIe 裝置互通，仍然是基礎工作。

圖一、PCI-SIG Generation Bandwidth

相容性與互通性測試

PCI-SIG 的相容性與互通性測試對 PCIe 6.0.1 整合者至關重要。設計驗證、PHY 驗證，

以及 PCI-SIG 相容性與互通性測試，共同降低整合風險並提升產品品質。

針對伺服器、儲存設備、GPU tray 等不同系統有不同的 PCIe 拓樸與物理通道，所有配置都必須符合 PCIe 6.0.1 在 16 GHz 奈奎斯特

頻率下 32 dB 的通道插入損耗預算。這 32 dB 插入損耗中，大約 23.5 dB 分配給 Root Complex（系統端），8.5 dB 分配給非 Root Complex（如 CEM AIC）。

由於 CPU 與 GPU 等端點之間的最小距離限制，主機板可能需加入 retimer，以及使用更厚、更高品質的 PCB 材料。

加上從 32 GT/s 到 64 GT/s 甚至 Gen7 的 128 GT/s 的頻寬倍增需求，以及維持對舊版通道的相容性，使設計更加複雜。

溫度與濕度會造成插入損耗約 ±10%（高階 PCB）到 ±25%（主流 PCB）的變動。因此 PHY 必須能補償阻抗不連續與 PVT 變化，

並持續進行通道等化以追蹤漂移。因此，完整的測試驗證與互通性測試對確保 PHY 的可靠性至關重要。

PAM4 訊號的新量測方法

PCI Express 6.0.1 基礎規範將 PHY 層分為邏輯子區塊與電性子區塊（見圖 2）。本白皮書聚焦於進行完整 PHY 驗證前的

電性子區塊驗證，包括 Tx、Rx、參考時鐘（Refclk）與通道需求。

支援 64 GT/s 的收發器必須同時向下相容所有既有速率（2.5～32 GT/s）。PAM4 引入四個不同訊號電平，

使單一 UI 可傳遞兩個 bit。由 NRZ（兩階電平）轉向 PAM4，保持與 PCIe 5.0 相同的 32 Gbaud，因此奈奎斯特頻率仍為 16 GHz。

圖二、PCI Express Block Diagram

PAM4 與 PAM2 比較

NRZ 轉為 PAM4 使垂直眼圖開口縮減 33%，從一個眼圖變成三個眼圖可需考慮，噪音容限大幅下降，

使串擾、反射、電源噪音更具破壞性。PCIe 6.0.1 採用 Gray coding 以降低位元錯誤，並使用前置編碼減少突發錯誤。

Tx/Rx 的 DAC、ADC/DSP 等等化技術協助補償可補償的通道效應，例如 ISI。PCIe 6.0.1 引入

訊雜失真比（SNDR）來量化此設計挑戰。

圖三、Signal to Noise Distortion Ratio (SNDR)

SNDR 基於傳統的 SNR，但加入 “sigma e” 用來捕捉不可補償的非線性失真。

PCIe 收發器與通道確實存在非線性，因此 PCIe 6.0.1 將此納入標準量測中。

SNDR 的量測方法借鑑 IEEE 標準，需以 PRBS 波形建立脈衝響應，

再利用線性擬合計算訊號幅度與 sigma e。精準量測需 50 GHz 即時示波器與 DSP 處理（見圖 3）。

此外，若 PAM4 的四階電平間距不均衡，會造成眼圖劣化並增加錯誤。

因此 PCIe 引入 RLM（Level Mismatch Ratio） 評估 Tx 線性，

並將用於各形式因子的系統驗證（如 CEM、NIC、GPU 卡等）。

圖四、Stressed Eye Calibration

64 GT/s 下，電壓挑戰轉為時間領域挑戰。階層間轉換幅度小導致垂直噪音轉移至水平抖動。

同時，由於可能的轉換組合變多，眼寬減少。

PCIe 6.0.1 首度加入量測儀器噪音補償（如示波器）以提升電壓與抖動量測精準度（如 uncorrelated jitter）。

PCIe 6.0.1 擴展 PCIe 4/5 的 Rx 校正機制。透過最高通道損耗與最差化“壓力眼圖”激勵接收端，

以量測 BER 與抖動容限。64 GT/s 的接收端需追蹤 10 MHz 以下的大量抖動，以及 0.05 UI 的高頻抖動；

時鐘架構若採用獨立時鐘，更需提高對 SSC 的耐受力。
壓力眼圖的校準依賴 BERT、通道、示波器與大量 DSP 軟體。

業界愈來愈倚賴軟體自動化來完成這些校準（見圖 4）。

圖五、Synopsys PCI Express 6.0 PHY Validation with Tektronix Solution

PCIe 6.0 解決方案

PCIe 的互通性是其成功的基石，也帶動 CXL 與 UCIe（晶粒間互連）等技術的普及。互通性從 IP 設計開始，

並需通過 Base 規範與系統層級測試，以確保不同來源的裝置可正常訓練鏈路並在各種電壓與溫度下保持穩定，且量產良率可被接受。

在驗證 Synopsys PCIe 6.0 IP 時，測試架構包含 Tektronix DPS77004SX 示波器、

Tektronix 自動化軟體與 Anritsu MP1900A BERT（見圖 5）。

Synopsys 提供完整的 PCIe 控制器、PHY 與驗證 IP，已在 retimer、SSD、加速器、

PCIe switch、SmartNIC 等多種產品中成功量產。
Tektronix 則提供 PCIe 6.0 Base Tx/Rx 自動化量測方案，且向下相容所有速率與各種 form factor。

PAM4 解析：從PCI Express® 6.0 介面頻寬倍增對 IP 電性驗證的影響訊號基礎、NRZ比較與測試指南

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